22-06-2024
Transport triggered architecture (TTA) — вариант архитектуры микропроцессоров, в которой программы непосредственно управляют внутренними соединениями (шинами) между блоками процессора (например, АЛУ, Регистровый файл). Вычисления являются побочным эффектом передачи данных между блоками: запись данных на входной порт (triggering port) функционального устройства приводит к началу их обработки данным устройством. Благодаря модульной структуре, TTA-архитектура подходит для проектирования проблемно-ориентированных процессоров (ASIP), при этом TTA-процессоры получаются универсальнее и дешевле чем аппаратные ускорители для фиксированных функций.
Обычно TTA-процессор имеет несколько транспортных шин и множество функциональных устройств (ФУ), подключенных к этим шинам. Обилие ФУ позволяет достичь параллелизма на уровне инструкций. Параллелизм статически определяется программистом. В этом отношении, а также из-за большой длины машинной инструкции, TTA-архитектуры напоминают Very Long Instruction Word (VLIW) архитектуры. Инструкция для TTA состоит из нескольких слотов, по слоту на каждую шину. Каждый слот определяет, как данные будут передаваться по данной шине. Столь полный контроль позволяет производить некоторые оптимизации, невозможные для классических архитектур. Например, возможна явная пересылка данных между разными ФУ без сохранения промежуточных данных в регистровом файле.
Процессоры с архитектурами класса TTA были доступны в продаже.
Содержание |
Процессоры с архитектурой класса TTA состоят из нескольких независимых функциональных устройств и регистровых файлов, которые соединены транспортными шинами и сокетами.
Каждое функциональное устройство выполняет одну или более операцию. Возможна реализация как простейших арифметических операций (целочисленное сложение) так и сложных произвольных операций, специфичных для целевого приложения. Операнды передаются в ФУ через порты ФУ. Результат операции передается через выходной порт ФУ.
В каждом ФУ может быть реализован независимый вычислительный конвейер.
Доступ к памяти и взаимодействие с внешними устройствами обрабатывается специальными ФУ. ФУ для доступа к памяти часто называют load/store unit.
Управляющее устройство контролирует процесс исполнения программ. У него имеется доступ к памяти инструкций для получения следующих машинных команд. Также реализует команды перехода (jump). Обычно управляющее устройство конвейеризовано и выделены стадии: загрузки, декодирования, исполнения инструкций.
Регистровые файлы (РФ) содержат массивы регистров общего назначения, в которых хранятся переменные программы. Подобно ФУ, РФ имеют входные и выходные порты. Количество входных и выходных портов (количество одновременно читаемых РОН из массива) может быть различным для разных РФ.
Пример операции сложения для гипотетического ТТА-процессора:
r1 -> ALU.operand1
r2 -> ALU.add.trigger
ALU.result -> r3
Один из основнх принципов ТТА — упростить аппаратное обеспечение, усложнив программное.
Это заготовка статьи о компьютерах. Вы можете помочь проекту, исправив и дополнив её. Это примечание по возможности следует заменить более точным. |
Технологии цифровых процессоров | |||||||||
---|---|---|---|---|---|---|---|---|---|
Архитектура |
CISC · EDGE · EPIC · MISC · URISC · RISC · VLIW · ZISC · Фон Неймана · Гарвардская |
||||||||
Параллелизм |
|
||||||||
Реализации | DSP · GPU · SoC · PPU · Векторный процессор · Математический сопроцессор • Микропроцессор · Микроконтроллер | ||||||||
Компоненты | Barrel shifter · FPU · BSB · MMU · TLB · Регистровый файл · control unit · АЛУ • Демультиплексор · Мультиплексор · Микрокод · Тактовая частота • Корпус • Регистры • Кэш (Кэш процессора) | ||||||||
Управление питанием | APM · ACPI · Clock gating · Динамическое изменение частоты • Динамическое изменение напряжения |
Triggered bounded update, triggered 3 maybe clickbait, triggered yee, triggered video.
Сачала, Сьерра-Махина, Файл:Taeniura meyeni at maldives.jpg.